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使用流水线寄存器实现最佳时序性能方案

FPGA开发圈 2019-07-26 16:01 次阅读
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引言

UltraRAM原语(也称为 URAM)可在 Xilinx UltraScale +™ 架构中使用,而且可用来高效地实现大容量深存储器。

由于大小和性能方面的要求,通常这类存储器不适合使用其他存储器资源来实现。

URAM 原语具有实现高速内存访问所需的可配置流水线属性和专用级联连接。  流水线阶段和级联连接是使用原语上的属性来配置的。

本篇博文描述的是通过将 URAM 矩阵配置为使用流水线寄存器来实现最佳时序性能的方法。

注意:本文由 Pradip K Kar、Satyaprakash Pareek 和 Chaithanya Dudha 共同撰写。

流水线需求:

通过在矩阵结构中连接多个 URAM,从可用的 URAM 原语实现大容量深存储器。

矩阵由 URAM 的行和列组成。一列中的 URAM 使用内置级联电路级联,且多列 URAM 通过外部级联电路互连,这被称为水平级联电路。

作为示例,图 1 示出了针对 64K 深 x 72 位宽存储器的 4x4 URAM 矩阵的矩阵分解。

图 1:4 行 4 列的 URAM 矩阵(可实现 64K 深 72 位宽的存储器)

在没有流水线设计的情况下,深度联结构会导致内存访问出现大的时钟输出延迟。  例如,在默认情况下,上述 URAM 矩阵可以达到约 350 MHz。要以更快的速度访问内存,应插入流水线。如果在网表中指定了一定数量的输出时延,Vivado Synthesis 即会自动实现此功能。

指定 RTL 设计中的流水线:

有两种方法可以用来指定 RTL 设计中的流水线的用途,可以通过使用 XPM 流程,也可以通过行为 RTL 来推断内存。

如果 RTL 设计通过 XPM 流程来创建 URAM 内存,则用户可以将对流水线的要求指定为 XPM 实例的参数。参数"READ_LATENCY_A/B"用于捕获内存的时延要求。

可用的流水线阶段数是 LATENCY 值减去 2。  例如,如果 Latency 设置为 10,则允许 8 个寄存器阶段用于流水线操作。另外两个寄存器可用来创建 URAM 本身。

图 2:使用 XPM 设置流水线设计

如果用户使用 Vivado 用户指南中提供的模板来编写 RTL,并通过此方法来创建 URAM,那么,他们可以在 URAM 的输出时创建尽可能多的寄存器阶段。唯一的要求是,与数据一起,流水线寄存器的启用也需要流水线化。

图 3:URAM 块输出时的数据及流水线启用规范

图 3 显示数据和流水线的启用

图 4 示出了 RTL 级 RAM 流水线设计示例。

图 4:用来指定数据和流水线启用的verilog模板

分析日志文件:

Vivado Synthesis 根据上下文环境和场景发布与 URAM 流水线相关的不同消息。下表说明要在 vivado.log文件中查找的一些消息和要采取的相应操作。

请注意,推荐的流水线阶段基于可实现最高性能 (800 MHz+) 的完全流水线化的矩阵。此建议不受实际时序约束的限制。

时间性能估计:

下表说明流水线寄存器的数量与可实现的最大估计频率之间的关系。

请注意,实际的时间数仍将取决于最终地点和路线结果。

下列数字基于 speedgrade-2 Virtex® UltraScale+™ 部件以及我们使用 4x4 矩阵实现的 64K x 72 URAM示例工程。

数据路径延迟具有以下一个或多个组件。

Tco = 1.38 ns,Clk To CascadeOut on URAM

Tco = 0.82 ns,Clk To CascadeOut on URAM with OREG=true

Tco = 0.726 ns,Clk to Dataout on URAM with OREG=true,CASCADE_ORDER = LAST

URAM -> URAM 级联延迟 = 0.2 ns

URAM -> LUT 信号网络延迟 = 0.3 ns

LUT 传输延迟 = 0.125 ns

LUT -> LUT 信号网络延迟 = 0.2 ns

LUT5 -> FF 延迟 = 0.05

结论:

URAM 原语是创建容量非常大的 RAM 结构的有效方法。  它们被设置为易于级联以便在您的设计中创建容量更大的 RAM。

但是,太多这类结构级联在一起可能会通过 RAM 产生很大的延迟。从长远来看,花时间让您的 RAM 完全流水线化会带来很多好处。

URAM 原语是创建容量非常大的 RAM 结构的有效方法。  它们被设置为易于级联以便在您的设计中创建容量更大的 RAM。

但是,太多这类结构级联在一起可能会通过 RAM 产生很大的延迟。从长远来看,花时间让您的 RAM 完全流水线化会带来很多好处。

原文标题:通过在 Vivado Synthesis 中使 URAM 矩阵自动流水线化来实现最佳时序性能

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这个10位触发器设计用于1.65 V至3.6 VVCC操作。< p> SN74ALVCH16820的触发器是边沿触发的D型触发器。在时钟(CLK)输入的正跳变时,器件在Q输出端提供真实数据。缓冲输出使能(OE)输入可用于将10个输出放入正常逻辑状态(高或低逻辑电平)或高阻态。在高阻抗状态下,输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力,而无需接口或上拉组件。OE \输入不会影响触发器的内部操作。当输出处于高阻态时,可以保留旧数据或输入新数据。为确保上电或断电期间的高阻态,OE \应连接到VCC通过上拉电阻;电阻的最小值由驱动器的电流吸收能力决定。提供有源总线保持电路,用于将未使用或未驱动的输入保持在有效的逻辑电平。不建议在上拉电路中使用上拉或下拉电阻。特性德州仪器广播公司的成员?系列数据输入端的总线保持消除了对外部上拉/下拉电阻的需求每个JESD的闩锁性能超过250 mA 17ESD保护超过JESD 222000-V人体模型(...
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SN74ALVCH16820 具有双路输出和三态输出的 3.3V 10 位触发器

SN74ABT16374A 具有三态输出的 16 位边沿 D 类触发器

'ABT16374A是16位边沿触发D型触发器,具有3态输出,专为驱动高电容或相对低阻抗而设计负载。它们特别适用于实现缓冲寄存器,I /O端口,双向总线驱动器和工作寄存器。这些器件可用作两个8位触发器或一个16位触发器。在时钟(CLK)输入的正跳变时,触发器的Q输出采用在数据(D)输入处设置的逻辑电平。缓冲输出使能(OE \)输入可用于将8个输出置于正常逻辑状态(高或低逻辑电平)或高阻态。在高阻抗状态下,输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力,而无需接口或上拉组件。OE \不会影响触发器的内部操作。当输出处于高阻态时,可以保留旧数据或输入新数据。当VCC介于0和2.1 V之间时,器件在上电或断电期间处于高阻态。但是,为了确保2.1 V以上的高阻态,OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。SN54ABT16374A的特点是可在-55°C至125°C的整个军用温度范围内工作。 SN74ABT16374A的特点是在-40°C至85°C的温度范围内工作。特性...
发表于10-11 11:46 36次 阅读
SN74ABT16374A 具有三态输出的 16 位边沿 D 类触发器

SN74AHCT16374 具有三态输出的 16 位边沿 D 类触发器

'AHCT16374器件是16位边沿触发D型触发器,具有3态输出,专为驱动高电容或相对较低的电容而设计阻抗负载。它们特别适用于实现缓冲寄存器,I /O端口,双向总线驱动器和工作寄存器。这些器件可用作两个8位触发器或一个16位触发器。在时钟(CLK)输入的正跳变时,触发器的Q输出取数据(D)输入的逻辑电平。缓冲输出使能(OE \)输入可用于将8个输出置于正常逻辑状态(高或低逻辑电平)或高阻态。在高阻抗状态下,输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力,而无需接口或上拉组件。为了确保上电或断电期间的高阻态,OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。OE \不会影响触发器的内部操作。当输出处于高阻态时,可以保留旧数据或输入新数据。SN54AHCT16374的特点是可在-55°C至125°C的整个军用温度范围内工作。 SN74AHCT16374的工作温度范围为-40°C至85°C。 特性德州仪器WidebusTM家庭成员EPICTM(...
发表于10-11 11:32 46次 阅读
SN74AHCT16374 具有三态输出的 16 位边沿 D 类触发器

CY74FCT162374T 具有三态输出的 16 位边沿触发 D 类触发器

CY74FCT16374T和CY74FCT162374T是16位D型寄存器,设计用作高速,低功耗总线应用中的缓冲寄存器。通过连接输出使能(OE)和时钟(CLK)输入,这些器件可用作两个独立的8位寄存器或单个16位寄存器。流通式引脚排列和小型收缩包装有助于简化电路板布局。使用Ioff为部分断电应用完全指定此设备。 Ioff电路禁用输出,防止在断电时损坏通过器件的电流回流。CY74FCT16374T非常适合驱动高电容负载和低阻抗背板。CY74FCT162374T具有24 mA平衡输出驱动器,输出端带有限流电阻。这减少了对外部终端电阻的需求,并提供最小的下冲和减少的接地反弹。 CY74FCT162374T非常适合驱动传输线。特性Ioff支持部分省电模式操作边沿速率控制电路用于显着改善的噪声特性典型的输出偏斜< 250 psESD&gt;2000VTSSOP(19.6密耳间距)和SSOP(25密耳间距)封装工业温度范围-40°C至+ 85°CVCC= 5V±10%CY74FCT16374T特点:...
发表于10-11 11:28 45次 阅读
CY74FCT162374T 具有三态输出的 16 位边沿触发 D 类触发器

SN74ALVCH16260 具有三态输出的 12 位至 24 位多路复用 D 类锁存器

这个12位至24位多路复用D型锁存器设计用于1.65 V至3.6 VVCC操作。SN74ALVCH16260用于必须将两个独立数据路径复用到单个数据路径或从单个数据路径解复用的应用中。典型应用包括在微处理器或总线接口应用中复用和/或解复用地址和数据信息。该器件在存储器交错应用中也很有用。三个12位I /O端口(A1-A12,1B1-1B12和2B1-2B12)可用于地址和/或数据传输。输出使能(OE1B \,OE2B \和OEA \)输入控制总线收发器功能。 OE1B \和OE2B \控制信号还允许在A到B方向上进行存储体控制。可以使用内部存储锁存器存储地址和/或数据信息。锁存使能(LE1B,LE2B,LEA1B和LEA2B)输入用于控制数据存储。当锁存使能输入为高电平时,锁存器是透明的。当锁存使能输入变为低电平时,输入端的数据被锁存并保持锁存,直到锁存使能输入返回高电平为止。确保上电或断电期间的高阻态,OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。提供有源总线保持电路,用于保持有效逻辑电平的未使用或浮动数据输入。< p> SN74ALVCH16260的工...
发表于10-11 11:08 25次 阅读
SN74ALVCH16260 具有三态输出的 12 位至 24 位多路复用 D 类锁存器

SN74ALVCH16374 具有三态输出的 16 位边沿 D 类触发器

这个16位边沿触发D型触发器设计用于1.65 V至3.6 VVCC操作。SN74ALVCH16374特别适用于实现缓冲寄存器,I /O端口,双向总线驱动器和工作寄存器。它可以用作两个8位触发器或一个16位触发器。在时钟(CLK)输入的正跳变时,触发器的Q输出取数据(D)输入的逻辑电平。 OE \可用于将8个输出置于正常逻辑状态(高或低逻辑电平)或高阻态。在高阻抗状态下,输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力,而无需接口或上拉组件。OE \不会影响触发器的内部操作。当输出处于高阻态时,可以保留旧数据或输入新数据。为确保上电或断电期间的高阻态,OE \应连接到VCC通过上拉电阻;电阻的最小值由驱动器的电流吸收能力决定。有源总线保持电路将未使用或未驱动的输入保持在有效的逻辑状态。不建议在上拉电路中使用上拉或下拉电阻。特性德州仪器广播公司的成员?系列工作电压范围为1.65至3.6 V最大tpd为4.2 ns,3.3 V±24-mA输出驱动在3.3 V数据输入...
发表于10-11 11:06 29次 阅读
SN74ALVCH16374 具有三态输出的 16 位边沿 D 类触发器

SN74ALVCH16373 具有三态输出的 16 位透明 D 类锁存器

这个16位透明D型锁存器设计用于1.65 V至3.6 VVCC操作。SN74ALVCH16373特别适用于实现缓冲寄存器,I /O端口,双向总线驱动器和工作寄存器。该器件可用作两个8位锁存器或一个16位锁存器。当锁存使能(LE)输入为高电平时,Q输出跟随数据(D)输入。当LE变为低电平时,Q输出锁存在D输入设置的电平。缓冲输出使能(OE)输入可用于将8个输出置于正常状态逻辑状态(高或低逻辑电平)或高阻态。在高阻抗状态下,输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力,而无需接口或上拉组件。 OE \不会影响锁存器的内部操作。当输出处于高阻态时,可以保留旧数据或输入新数据。为确保上电或断电期间的高阻态,OE \应连接到VCC通过上拉电阻;电阻的最小值由驱动器的电流吸收能力决定。有源总线保持电路将未使用或未驱动的输入保持在有效的逻辑状态。不建议在上拉电路中使用上拉或下拉电阻。特性德州仪器广播公司的成员?系列工作电压范围为1.65 V至3.6 V最大tpd3.6 ns,3.3 V...
发表于10-11 11:02 40次 阅读
SN74ALVCH16373 具有三态输出的 16 位透明 D 类锁存器

SN74LVCH16373A 具有三态输出的 16 位透明 D 类锁存器

这个16位透明D型锁存器设计用于1.65 V至3.6 VVCC操作。特性德州仪器宽带总线系列成员典型VOLP(输出接地反弹)&lt;0.8 V,VCC= 3.3 V,TA= 25°C典型VOHV(输出V < sub> OH Undershoot)&gt;2 V在VCC= 3.3 V,TA= 25°CIoff支持实时插入,部分 - 电源关闭模式和后驱动保护支持混合模式信号操作(具有3.3VVCC的5V输入和输出电压)< li>数据输入端的总线保持消除了对外部上拉或下拉电阻的需求每个JESD的闩锁性能超过250 mA 17ESD保护超过JESD 22 < ul>2000-V人体模型(A114-A)200-V机型(A115-A)参数 与其它新葡京官方网址相比 D 类锁存器 Technology FamilyVCC (Min) (V)VCC (Max) (V)Bits (#)...
发表于10-11 11:00 109次 阅读
SN74LVCH16373A 具有三态输出的 16 位透明 D 类锁存器

SN74ABTH16260 具有三态输出的 12 位至 24 位多路复用 D 类锁存器

SN54ABT16260和SN74ABTH16260是12位至24位多路复用D型锁存器,用于必须复用两条独立数据路径的应用中,或者从单个数据路径中解复用。典型应用包括在微处理器或总线接口应用中复用和/或解复用地址和数据信息。该器件在存储器交错应用中也很有用。三个12位I /O端口(A1-A12,1B1-1B12和2B1-2B12)可用于地址和/或数据传输。输出使能(OE1B \,OE2B \和OEA \)输入控制总线收发器功能。 OE1B \和OE2B \控制信号还允许A-to-B方向的存储体控制。可以使用内部存储锁存器存储地址和/或数据信息。锁存使能(LE1B,LE2B,LEA1B和LEA2B)输入用于控制数据存储。当锁存使能输入为高电平时,锁存器是透明的。当锁存使能输入变为低电平时,输入端的数据被锁存并保持锁存状态,直到锁存使能输入返回高电平为止。当VCC介于0和2.1 V之间时,器件在上电或断电期间处于高阻态。但是,为了确保2.1 V以上的高阻态,OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。提供有源总线保持电路,用于保持有效逻辑电平的未使用或浮动数据输入。...
发表于10-11 10:51 28次 阅读
SN74ABTH16260 具有三态输出的 12 位至 24 位多路复用 D 类锁存器

SN74ABT162823A 具有三态输出的 18 位总线接口触发器

这些18位总线接口触发器具有3态输出,专为驱动高电容或相对低阻抗负载而设计。它们特别适用于实现更宽的缓冲寄存器,I /O端口,带奇偶校验的双向总线驱动器和工作寄存器。??ABT162823A器件可用作两个9位触发器或一个18位触发器。当时钟使能(CLKEN)\输入为低电平时,D型触发器在时钟的低到高转换时输入数据。将CLKEN \置为高电平会禁用时钟缓冲器,从而锁存输出。将清零(CLR)\输入设为低电平会使Q输出变为低电平而与时钟无关。缓冲输出使能(OE)\输入将9个输出置于正常逻辑状态(高电平)或低电平)或高阻抗状态。在高阻抗状态下,输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动器提供了驱动总线线路的能力,无需接口或上拉组件。 OE \不会影响触发器的内部操作。当输出处于高阻态时,可以保留旧数据或输入新数据。输出设计为源电流或吸收电流高达12 mA,包括等效的25- 串联电阻,用于减少过冲和下冲。这些器件完全符合热插拔规定使用Ioff和上电3状态的应用程序。 Ioff电路禁用输出,防止在断电时损坏通过器件的电流回流。上电和断电期间,上电三态电路将输出置...
发表于10-11 10:48 40次 阅读
SN74ABT162823A 具有三态输出的 18 位总线接口触发器

SN74ABTH162260 具有串联阻尼电阻和三态输出的 12 位到 24 位多路复用 D 类锁存器

'ABTH162260是12位至24位多路复用D型锁存器,用于两个独立数据路径必须复用或复用的应用中。 ,单一数据路径。典型应用包括在微处理器或总线接口应用中复用和/或解复用地址和数据信息。这些器件在存储器交错应用中也很有用。三个12位I /O端口(A1-A12,1B1-1B12和2B1-2B12)可用于地址和/或数据传输。输出使能(OE1B \,OE2B \和OEA \)输入控制总线收发器功能。 OE1B \和OE2B \控制信号还允许A-to-B方向的存储体控制。可以使用内部存储锁存器存储地址和/或数据信息。锁存使能(LE1B,LE2B,LEA1B和LEA2B)输入用于控制数据存储。当锁存使能输入为高电平时,锁存器是透明的。当锁存使能输入变为低电平时,输入端的数据被锁存并保持锁存状态,直到锁存使能输入返回高电平为止。B端口输出设计为吸收高达12 mA的电流,包括等效的25系列电阻,以减少过冲和下冲。提供有源总线保持电路,用于保持有效逻辑电平的未使用或浮动数据输入。当VCC介于0和2.1 V之间时,器件在上电或断电期间处于高阻态。但是,为了确保2.1 V以上的高阻态,OE \应通过...
发表于10-11 10:45 18次 阅读
SN74ABTH162260 具有串联阻尼电阻和三态输出的 12 位到 24 位多路复用 D 类锁存器

SN74ABT162841 具有三态输出的 20 位总线接口 D 类锁存器

这些20位透明D型锁存器具有同相三态输出,专为驱动高电容或相对低阻抗负载而设计。它们特别适用于实现缓冲寄存器,I /O端口,双向总线驱动器和工作寄存器。??ABT162841器件可用作两个10位锁存器或一个20位锁存器。锁存使能(1LE或2LE)输入为高电平时,相应的10位锁存器的Q输出跟随数据(D)输入。当LE变为低电平时,Q输出锁存在D输入设置的电平。缓冲输出使能(10E或2OE)输入可用于放置输出。相应的10位锁存器处于正常逻辑状态(高或低逻辑电平)或高阻态。在高阻抗状态下,输出既不会加载也不会显着驱动总线。输出设计为吸收高达12 mA的电流,包括等效的25- 用于减少过冲和下冲的串联电阻。这些器件完全适用于使用I的热插入应用关闭并启动3状态。 Ioff电路禁用输出,防止在断电时损坏通过器件的电流回流。上电和断电期间,上电三态电路将输出置于高阻态,从而防止驱动器冲突。为确保上电或断电期间的高阻态,OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。OE \不影响锁存器的内部操作。当输出处于高阻态时,可以保留旧数据...
发表于10-11 10:43 46次 阅读
SN74ABT162841 具有三态输出的 20 位总线接口 D 类锁存器

SN74ALVTH16821 具有三态输出的 2.5V/3.3V 20 位总线接口触发器

'ALVTH16821器件是20位总线接口触发器,具有3态输出,设计用于2.5 V或3.3 VVCC操作,但能够为5 V系统环境提供TTL接口。这些器件可用作两个10位触发器或一个20位触发器。 20位触发器是边沿触发的D型触发器。在时钟(CLK)的正跳变时,触发器存储在D输入端设置的逻辑电平。缓冲输出使能(OE \)输入可用于将10个输出置于正常逻辑状态(高电平或低电平)或高阻态。在高阻抗状态下,输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力,而无需接口或上拉组件。OE \不会影响触发器的内部操作。当输出处于高阻态时,可以保留旧数据或输入新数据。当VCC介于0和1.2 V之间时,器件在上电或断电期间处于高阻态。但是,为了确保1.2 V以上的高阻态,OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。提供有源总线保持电路,用于保持有效逻辑电平的未使用或浮动数据输入。SN54ALVTH16821的特点是可在-55°C至125°C的整个军用温度范围内工作。 SN74ALVTH16821的工作温度范围为-40&de...
发表于10-11 10:35 20次 阅读
SN74ALVTH16821 具有三态输出的 2.5V/3.3V 20 位总线接口触发器

SN74ALVTH16374 具有三态输出的 2.5V/3.3V 16 位边沿 D 类触发器

'ALVTH16374器件是16位边沿触发D型触发器,具有3态输出,设计用于2.5V或3.3VV < sub> CC 操作,但能够为5 V系统环境提供TTL接口。这些器件特别适用于实现缓冲寄存器,I /O端口,双向总线驱动器和工作寄存器。这些器件可用作两个8位触发器或一个16位翻转器。翻牌。在时钟(CLK)的正跳变时,触发器存储在数据(D)输入处设置的逻辑电平。缓冲输出使能(OE)输入可用于将8个输出置于正常逻辑状态(高或低逻辑电平)或高阻态。在高阻抗状态下,输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力,而无需接口或上拉组件。OE不影响触发器的内部操作。当输出处于高阻态时,可以保留旧数据或输入新数据。提供有源总线保持电路,用于保持有效逻辑电平的未使用或浮动数据输入。 /p>当VCC介于0和1.2 V之间时,器件在上电或断电期间处于高阻态。但是,为了确保1.2 V以上的高阻态,OE应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。SN54ALVTH16374的特点是在-55°C至125°C的整个军用温度...
发表于10-11 10:31 25次 阅读
SN74ALVTH16374 具有三态输出的 2.5V/3.3V 16 位边沿 D 类触发器

SN74ABTH16823 具有三态输出的 18 位总线接口触发器

这些18位触发器具有3态输出,专为驱动高电容或相对低阻抗负载而设计。它们特别适用于实现更宽的缓冲寄存器,I /O端口,带奇偶校验的双向总线驱动器和工作寄存器。'ABTH16823可用作两个9位触发器或一个18位触发器。当时钟使能(CLKEN \)输入为低电平时,D型触发器在时钟的低到高转换时输入数据。将CLKEN \置为高电平会禁用时钟缓冲器,锁存输出。将清零(CLR \)输入置为低电平会使Q输出变为低电平,与时钟无关。缓冲输出使能(OE \)输入可用于将9个输出置于正常逻辑状态(高或低逻辑电平)或高阻态。在高阻抗状态下,输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力,而无需接口或上拉组件。OE \不会影响触发器的内部操作。当输出处于高阻态时,可以保留旧数据或输入新数据。当VCC介于0和2.1 V之间时,器件在上电或断电期间处于高阻态。但是,为了确保2.1 V以上的高阻态,OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。提供有源总线保持电路,用于保持有效逻辑电平的未使用或浮动数据输入。...
发表于10-10 17:15 37次 阅读
SN74ABTH16823 具有三态输出的 18 位总线接口触发器

SN74AHCT16373 具有三态输出的 16 位透明 D 类锁存器

SNxAHCT16373器件是16位透明D型锁存器,具有3态输出,专为驱动高电容或相对低阻抗负载而设计。它们特别适用于实现缓冲寄存器,I /O端口,双向总线驱动器和工作寄存器。特性德州仪器Widebus™系列的成员EPIC™(增强型高性能注入CMOS)工艺输入兼容TTL电压分布式VCC和GND引脚最大限度地提高高速开关噪声流通式架构优化PCB布局每个JESD的闩锁性能超过250 mA 17ESD保护每个MIL-STD超过2000 V- 883,方法3015;使用机器型号超过200 V(C = 200 pF,R = 0)封装选项包括:塑料收缩小外形(DL)封装< li>薄收缩小外形(DGG)封装薄超小外形(DGV)封装80-mil精细间距陶瓷扁平(WD)封装25密耳的中心间距参数 与其它新葡京官方网址相比 D 类锁存器 ...
发表于10-10 16:23 57次 阅读
SN74AHCT16373 具有三态输出的 16 位透明 D 类锁存器